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Verilog HDL論理合成入門: RTL記述&ネットリストのリファレンス (DESIGN WAVE BOOKS) 単行本 – 2001/4/1

Jayaram Bhasker (著), 佐々木 尚 (翻訳)
3.3 5つ星のうち3.3 4個の評価
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  1. 本の長さ
    203ページ
  2. 言語
    日本語
  3. 出版社
    CQ出版
  4. 発売日
    2001/4/1
  5. ISBN-10
    4789833542
  6. ISBN-13
    978-4789833547
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商品の説明

著者からのコメント

ラッチ回路生成の原理原則説明は経験者にも有用 意図しない余分なラッチ回路が論理合成で生成されてしまうことがあります。この余分な回路を取るためにいちいち合成時のログを毎回確認するのは、本末転倒でしょう。はじめから、原理原則を理解していれば、手間を激減させることができます。本書では、この原理原則をたくさんの例で示し、わかりやすく解説しています。

内容（「MARC」データベースより）

論理合成可能なVerilog HDLモデルについて、言語構文、論理合成設計技術、ゲート等価回路例などについて、学生や現場の論理回路設計者に、Verilog HDL合成に関するよく組織化された情報を紹介する。

登録情報

  • 出版社 ‏ : ‎ CQ出版 (2001/4/1)
  • 発売日 ‏ : ‎ 2001/4/1
  • 言語 ‏ : ‎ 日本語
  • 単行本 ‏ : ‎ 203ページ
  • ISBN-10 ‏ : ‎ 4789833542
  • ISBN-13 ‏ : ‎ 978-4789833547
  • カスタマーレビュー:
    3.3 5つ星のうち3.3 4個の評価

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  1. 佐々木　尚

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上位レビュー、対象国： 日本

kaizen
5つ星のうち5.0 どう動作するのかではなく、どう論理合成されるのか
2008年6月24日に日本でレビュー済み
4人のお客様がこれが役に立ったと考えています
役に立った
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太郎
5つ星のうち5.0 初心者でも気楽に読める
2001年10月28日に日本でレビュー済み
8人のお客様がこれが役に立ったと考えています
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