UVMに入門したくて、簡単な例を用いて試してみることにした。以下のようなシンプルなデザインをテストしたい。 vlsiverify.com module adder (input logic clk, input logic reset, input logic [ 7: 0] in1, input logic [ 7: 0] in2, output logic [ 8: 0] out ); always@(posedge clk, posedge reset) begin if (reset) out <= 'h0; else out <= in1 + in2; end endmodule /…