ポートと内部信号のリストから、verilogファイルを決まったインデントで生成したいと思いました。 そのためのpythonコードを作成したので、共有しておきます。 まず、入力するcsvファイル(ports.csv)です。以下のように(moduleは除く)、<1:種類>, <2:名前>, <3:ビット幅>として1行ずつ記述します。moduleは、<1:module>, <2:名前>のみです。 module, hogehoge_dut input,clk,1 input,rst,1 input,A,10 input,AA,11 output,B,9 wire,w_out,9 reg,r_V,10 …