FPGA

FRAM(強誘電体RAM)をアクセスするためのFPGAをテーマに、FPGAを設計するまでの一連の工程を記載して行こうと思います。 ブロック仕様 Verilog-HDLによるコーディング シミュレーション(RTLシミュレーション) Platform DesignerとFPGA Topの作成 論理合成とインプリメント NiosIIのコーディング NiosIIを含めたシミュレーション 本記事では、まずはブロックの仕様を記載します。 (後半に、FRAMとインターフェイスを行うSPIブロックのVerilogコードも記載しています。) ※FRAMのモデルは「CY15B102QN」となります。 (ちょうど、…

拡大/縮小処理のプログラムをExcel VBAで作成しました。 尚、生成中は浮動小数演算を使用せず固定小数を用いています。 参考記事 どのような画像になるのか プログラム構成 パラメータ取得(11～17行目) カウンタ加算値(25～28行目) カウンタ動作(43～68行目) 変倍カウンタ動作 最後に 参考記事 拡大/縮小処理は、以下の記事を参照ください。 nao-milk.hatenablog.com 浮動小数を使用しない演算については、以下の2つの記事を参照ください。 nao-milk.hatenablog.com nao-milk.hatenablog.com どのような画像になるのか 横…

前回の「浮動小数を使用せず演算」で記載したRGB→YUV変換(演算式②)の精度を確認するため、Excel VBAでプログラムを作りました。 Excelを使用することにより、以下のように画像確認ができます。 Excelでの確認例 前回の参考記事は、以下になります。 nao-milk.hatenablog.com 前回の内容 VBAを使う理由 プログラム構成 Function CalcRGB2YUV 記述 検証 Function RGB2YUV 記述 検証 入力画像 出力値 Y成分結果 U成分結果 V成分結果 最後に 前回の内容 以下がYUV変換(演算式②)となります。 係数は以下の通りとなり、n…

除算回路を使用せずに乗算とビットシフトで演算する方法です。 ※C言語では、普通に「/」で記述して問題ないですが、半導体設計では除算IPや自作します。 5個の8bit値の平均値をとる例で説明します。 尚、前回の記事「浮動小数を使用せず演算」とよく似ていますので、その記事も参考して頂ければと思います。 nao-milk.hatenablog.com 平均処理の演算式① 平均処理の演算式を以下に示します。 ※式のA～Eは、8bitの値と示します。 平均処理の演算式① 回路構成① 上記演算式①の回路構成を以下に示します。 演算式①のRTL図 A値～E値の合計(最大値は1275)を「5」で割るだけですが…

ASICでも、FPGAでもリセット回路(非同期リセット)について気を付ける必要があります。 (ASICではDFTも考慮する必要があります。) 製品の使用環境と基板上に関して、入力端子リセットにノイズが乗るのかなど、予め確認してからリセット構成を検討します。 リセットラインを考慮していない回路例 今はもう入力端子クロック(CLOCK)と入力端子リセット(RESET_N)を直接FFに繋げることはないと思っています。 (1系統のクロックでも入力端子クロックと同一周波数でPLLを介している場合もあるかと思います。) この例では、 1系統のクロック(CLOCK)を、PLLを介して2系統(C0とC1)にし…

対向モデルのSPI(マスタ側)の記述例です。 このモデルもUART同様、モデル内のACパラメータ(real)とタスクを実行する構成となっています。 タイミング 先にタイミング図を示します。 このSPIは、CSがネゲート時、CK(シリアルクロック)はLowとなり発振しません。 データもMSBファーストで通信します。 tsCS SPIデータシートによくあるAC特性だと思います。 後述の記述例では、10nsとしています。 thCS SPIデータシートによくあるAC特性だと思います。 後述の記述例では、10nsとしています。 tcCK SPIデータシートのクロック周波数やHigh幅+Low幅となります…

HDLで書いたRTLファイルをZYNQのPSとの接続方法に詰まったのでメモに残しておきます 初めは提供されているAXI GPIOを組み合わせてPL部のLED点灯などを試しました。 これでも一応動作はしますが、何か凝った動作をさせたい時や仕様を変更したい時など融通が利きません。 仮にAXI GPIOの部分を自作IPなどに変更した場合でも、Vivadoの更新があった時にIPの使い方が変わるかもしれませんし、 何よりコード生成のファイルの中身をあまり触りたくありません。（偉そうなこと言ってますが使いこなせてないだけです） なので極力IPでの動作はPS部とPL部を接続させる用途だけにし、複雑な動作はR…

DACの選び方 DACの選び方ガイド デスクトップかポータブルか スペックの重要性 音質 HiFiGOクーポン HiFiGO買い物ガイド 【関連記事】 ※この記事はHiFiGOから許諾を頂いて翻訳したものです。著作権はHiFiGOにあります。 How to Choose a DAC A DAC (Digital to Analog Converter) is a device that converts digital audio input signals to an analog output. It turns all those pesky 1s and 0s into music! …

目的 サンプルデザインから持ってきたCソースを、 新たに自分で作ったソースで動かしたいときに、 追加するためのやり方を書きます。 ただコピペしてきただけだとbuildでエラーになって理由がわからなくてハマるので、メモとして残しています。 環境 quartus18.1 terasic de0 nanoのdemoプロジェクトを動かす。 元のファイルは13.0くらいでniosII projectも古いので新しい環境で動かしたいために、projectから作り直している。 RTLやqsysファイル、.sopcもquartus18.1で作り直している前提。 niosII projectを作る ・NiosI…

今ならどうやってデバイスドライバを開発するかな？って考えた時に ソフトウェアでドライバを構築して、とりあえずPCからデバイスへの値の書き込みを行う それをNiosIIで確認してコンソールへ出力 こんな感じで行うかなと思います また、シグナルタップで監視をして、書き込まれた値に変化があったかを確認するのも手かなと思います ですが、このPCI Expressを開発した時は、JTAGの事が全く分かっていませんでした。 なのでFPGAに作成したモジュールを焼き込み、オシロスコープでピンを監視して レジスタに値が送られているかどうかを見ていました。 こうやって書いていると、我がことながら涙ぐましい努力で…

最終更新：2021-04-23 本記事では、CPU コアを含む RTL を Verilog HDL 等で論理シミュレーションする場合の、ダンプすべき信号について解説します。論理シミュレーションに使用する ROM コードは、C 言語もしくはアセンブリ言語で作成する事を想定しています。 目次： 前提条件： ダンプすべき項目： レジスタ群： プログラムカウンタ： スタックポインタ： プロセッサステータスレジスタ： リンクレジスタ： 汎用レジスタ： システムバス： AMBA AHB： AMBA AXI： パイプライン方式のバスの場合： ハーバード アーキテクチャの場合： 前提条件： レジスタやバスの値…

◀︎ 前へ｜次へ ▶︎️ SysMLの説明として，適切なものはどれか。 Webページに，画像を使用せずに数式を表示するために用いられる，XMLで定義されたマークアップ言語 システムの設計及び検証を行うために用いられる，UML仕様の一部を流用して機能拡張したグラフィカルなモデリング言語 ハードウェアとソフトウェアとの協調設計（コデザイン）に用いられる，C言語又はC++言語を基としたシステムレベル記述言語 論理合成してFPGAで動作させるハードウェア論理の記述に用いられる，ハードウェア記述言語 // 解答 イ 解説 Webページに，画像を使用せずに数式を表示するために用いられる，XMLで定義された…

最終更新： 2021-04-18 ARM 社の「DesingStart プログラム」としてクリック スルー ライセンス可能な、ARM Cortex-M0 CPU コア単体の Obfuscated (難読化) HDL を、無償な Verilog シミュレータ Icarus Verilog や Verilator で動かす手順を紹介します。 Windows 10 上 WSL の Ubuntu-20.04 で提供される標準パッケージを使用することで、C コンパイラを使った ROM コードの作成と、Verilog HDL シミュレーションとが無償で実行可能です。CPU の動作を理解する為に必要なレジス…

最終更新：2021-04-23 本記事では、ARM Cortex-M シリーズで、C 言語プログラムを簡単にブートする方法を紹介します。OS 無しベアメタルな ROM コードを 、Windows 10 の WSL 上 Ubuntu-20.04 の標準パッケージで作成します。 リセットや割込と例外用のベクタ テーブルの記述と、アセンブラから簡易的に C 言語の main() 関数を呼び出すブートストラップと、C プログラムの「戻り値」を拾うまでを解説します。また、Cortex-M シリーズのブートの仕方は、ARM7TDMI 以降の通常の ARM コア (Cortex-A を含む) とは少し違いま…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった はじめに 昨年のGTC 2020からリモート開催になり、Jensen キッチンが舞台となった GTC 2021 の Keynote を眺めて見ました。GTC 2021 Keynote with NVIDIA CEO Jensen Huangwww.youtube.com とりあえず、ツイートしたもの NVIDIA、FPGAではなくネットワークに色々と入れ込んできたBlueField、今回の #GTC21 Bluefield3を発表。16個のARMコアを…

こんにちは、ビビリトレーダーくまごろうです。 株式投資を少額投資で行い、月1万円を目標に、できるだけ損しないようなトレードを心掛けています。 今日のパルテック株のトレードです。 ■会社紹介パルテック社は東証2部上場の会社です。独立系半導体商社。主力はFPGAなど外国製半導体の販売。設計受託、生産、自社製品開発。株主優待クオカード500円(100株保有) ーーーーーーー■目次①結果②自己分析③今後の展望ーーーーーーー ①結果最近ノートレードでしたが、最近レスターHDのTOBが発表されました。 それにより株価高騰です。 ↓ またパルテックもTOBに賛同。完全子会社化を目指しています。 TOB完了後…

@Vengineerの戯言 : Twitter SystemVerilogの世界へようこそ、すべては、SystemC v0.9公開から始まった はじめに 先月の後半にシリーズとしてお届けしたXilinxのQEMU + SystemC + Verilog HDL (Verilator) のデモの内容を探っていく。XilinxのQEMU + SystemC + Verilog HDL (Verilator) のデモの内容を探っていく(その1) XilinxのQEMU + SystemC + Verilog HDL (Verilator) のデモの内容を探っていく(その2) XilinxのQEMU …

前の記事で、IoTに向いたオープンソース組み込みOSを6種類も紹介しました。 www.mikan-tech.net その中でも個人的にいちばんオススメのZephyr OSを使ってみましょう✊ いろんなマイコンや開発ボードに対応しているし、いろんなメーカーのセンサードライバや、IoT向け無線ネットワーク、超軽量ファイルシステムなど、便利な機能が盛りだくさんで便利です😊 ただ、開発環境がやや独特なところがあり、最初のハードルが高いかもしれません。でも、このブログを読めばできるようになるかも！？ まずは、開発環境のインストールからやってみましょう！ 準備するもの 開発用のマシンを用意します。Wind…