Verilog

Quartusを実行し、リソースとタイミングもOKだったので、次はNiosのプログラムコーディングとシミュレーションについてになります。 NiosはC言語で記述し、シミュレーションはFPGA トップからの行います。ここでは、シミュレーションを実行する前のNiosのプログラム作成とテストベンチ記述を記載しています。 トップ構成は、以下をご参照ください。 nao-milk.hatenablog.com※Quartusを実行した時のリソース使用状況とタイミングに関しては、以下をご参照ください。 nao-milk.hatenablog.com シミュレーション内容 目的 経路 メモリマップ メモリPA…

Platform DesignerとFPGA Topの作成になります。 FPGAのTOP構成 Platform Designer ブロック構成図 System Contents アドレスマップ Quartusに読み込ませるファイル クロック/リセット生成 最後に FPGAのTOP構成 FPGAのTOP構成は以下となります。(Quartusを抜粋) TOP構成ソースコードは以下の通りです。 尚、FRAM I/FブロックのPRM_???は固定値にしています。本来はブートシーケンスが制御することを想定しているため、FPGAでは簡易的に外部からの指示に応じて、メモリ内に保存するような記述にしています。…

FRAM I/FブロックをトップとしたRTLシミュレーションになります。 ここでは、テストベンチ記述を記載します。 尚、言語はSystemVerilogとなります。FRAM I/Fブロックの仕様及びソースコードは以下を参照ください。 nao-milk.hatenablog.com nao-milk.hatenablog.com 対向モデル テストベンチ ヘッダファイル テストベンチトップ シミュレーション シミュレーション波形 マスタモード デバイスID読み出し マスタモード 特殊セクタ読み出し マスタモードの全体 対向モデル FRAM I/Fブロックの対向モデル(FRAMデバイス)は、シミュ…

FRAM I/Fのverilogコーディングとなります。 ブロック仕様は以下を参照ください。 nao-milk.hatenablog.com FRAM I/Fブロック構成 ソースコード FRAM I/Fブロックトップ Avalon-MM Slave I/F Avalon-MM Master I/F Buffer SPI I/F Clock transfer マクロ生成 RAMマクロ FIFOマクロ メモリサイズ シミュレーション波形 マスタモード スレーブモード 最後に FRAM I/Fブロック構成 ブロック構成は以下のようになります。 ブロック図 ソースコード verilog-HDLのソース…

除算回路を使用せずに乗算とビットシフトで演算する方法です。 ※C言語では、普通に「/」で記述して問題ないですが、半導体設計では除算IPや自作します。 5個の8bit値の平均値をとる例で説明します。 尚、前回の記事「浮動小数を使用せず演算」とよく似ていますので、その記事も参考して頂ければと思います。 nao-milk.hatenablog.com 平均処理の演算式① 平均処理の演算式を以下に示します。 ※式のA～Eは、8bitの値と示します。 平均処理の演算式① 回路構成① 上記演算式①の回路構成を以下に示します。 演算式①のRTL図 A値～E値の合計(最大値は1275)を「5」で割るだけですが…

小数を含む演算は、浮動小数点ユニットを使用する為、処理速度が遅くなります。 しかし、その式に乗算とビットシフトを追加することで演算速度が速くなります。 その方法を順を追って、また、ソフトウェア(C言語)とハードウェア(半導体設計)に分けて説明します。 YUVの用途 (ちょっとした用途の説明) RGB→YUV変換式 C言語の記述例① 浮動小数を使わずに演算 C言語の記述例② 浮動小数演算を使うと演算に時間がかかる RTL設計 回路構成 verilog-HDLの記述例 タイミング図 最後に まずは説明する上で、画像処理の1つ「RGB→YUV(YCbCr)変換」をご存じでしょうか？ この変換式を例に…

最終更新: 2021-05-02 Verilator は、Verilog HDL をサイクルベース方式で論理シミュレーションする無償の設計ツールです。近年、RISC-V アーキテクチャ「Rocket」チップの設計で使用され注目を集めました。一般的なイベント ドリブン方式と比べ非常に高速ですが、特有の制約事項もあります。 本記事では、従来の Verilog HDL 使用者が出来るだけ違和感無く移行出来る様、Verilog と C++ 記述のテストベンチの具体例を WSL の Ubuntu-20.04 上で実行して解説し、結果をイベント ドリブン方式の無償な論理シミュレータ Icarus Veri…

サイボウズ・ラボの内田（uchan）です。 先日「CPU+コンパイラ自作ワークショップ」というイベントを開催しましたので、その報告をします。

はじめに Xilinx xsim で Software Driven Verification ができるっぽい の3回目。 今回は、Xilinx Simulator Interface を使って、どうやってシミュレーションをするのかをみていきます。 クロックのドライブ 下記は、loader の中で Xilinx Simulator Interface の API をラッピングしたものです。. 以下は API 名になります。 クロック(clk) に 1 => シミュレーション => 0 にするには、下記のようなコードになります。 const s_xsi_vlog_logicval one_val…

はじめに 昨日のブログでは、Xilinx xsim で Software Driven Verification ができるっぽいということを書きました。 Xilinx Simulator Interface を使えば、Verilator での C++ を使ったケースと同じような感じにすればいいのでは？と思った次第です。 Xilinx Simulator Interface docs.xilinx.com APIは、次のようなもので、かなり簡単なものの xsi_load で データベースからDesignを取り出す xsi_open でシミュレーションのオープン xsi_get_port_numb…

はじめに 何となく、先週の土曜日に思いついたので、「VerilatorとSystemC雑談会」を昨日(5/2:火曜)に開催しました。 connpass.com VerilatorとSystemC で Software Driven Verification 最初の1時間で「VerilatorとSystemC で Software Driven Verification」について、お話しました。 先ほどの「VerilatorとSystemC雑談会」の資料です。VerilatorとSystemCでSoftware Driven Verification by @Vengineer https://…

前回とりあえず最も規模の小さなデザインで上手く動き出したので、徐々にスケールして動作するか確認してみる。 標準構成でシミュレーションすると、Dhrystoneで見事にアサーションエラーとなってしまった。 ./msrh_tb_rv64imc_standard-debug -d -e ../tests/riscv-tests/benchmarks/dhrystone.riscv -o dhrystone.log <stdin>:25.39-29.9: Warning (interrupt_provider): /cpus/cpu@0/interrupt-controller: Missing #a…

自作RISC-Vアウトオブオーダコアの実装、FPUを実装している。RISC-VのISAIMC/IMFC/IMFDCに対応するためにいくつかのパラメータの変更を行う必要があった。 RV32IMC/RV32IMFC などの構成では、FLD命令やFSD命令などのFLEN=64などの命令を除外する必要がある。 いくつかのISAの条件において、命令を無効化する必要がある。 これらに対応するために、FPUのパイプラインをいくつか変更している。 これに関して、ISAの条件に応じてスクリプトで自動的に命令自体の定義を削除してしまうと、パイプライン中に埋め込んだ実装がコンパイル上でエラーとなってしまうという問題…

お仕事としてLSI(SoC)を設計するには、CadenceやSynopsysなどのEDAツールベンダーのツールを使用しているようですが、個人で買えるものではない(そもそも売ってくれるものなのかも？)ので、個人でできそうな範囲でXilinx(AMD)やAltera(intel)FPGAの無料ツールをインストールしてみようかな？とか思ってました。 なんとなくamazonでLSI設計関連の本を眺めていたら、作ろう!CPUという書籍を目にしました。 どんな本なのか興味がでて、検索してみたら 書籍「作ろう！CPU」のサポートページがヒットしました。 このページにサンプルとサンプルを動作させるツールについ…

自作RISC-Vアウトオブオーダコアの実装、FPUについて実装の調査を始めた。 FPUの演算器自体は自分で作るのは荷が重すぎる。既にオープンソースとして公開されているFPU実装を使ってみようと思う。 Rocket-ChipやBOOMなどはChiselで記述されたFPUエンジンであるHardFloatを使っているようだが、ChiselをわざわざVerilogに変換して実装されているHardFloatはgtkwaveでのデバッグが非常に難しいので、ちゃんと最初からSystemVerilogで記述されているFPNewを使ってみることにした。 github.com arxiv.org FPNewのイン…

BOOM Explorerという論文を読んでいる。ずいぶん時間が空いたが続き。VLSIの最適化された設計空間を探すのは時間がかかって大変。どうやって適切な探索空間を見つけだすかが問題となる。 前の記事はこちら。 msyksphinz.hatenablog.com ieeexplore.ieee.org 事前知識 RISC-V BOOMコア BOOMはRISC-VのオープンソースアウトオブオーダCPUコアで、実用可能かつ低消費電力、組み込みアプリケーションに適している。 BOOMの内部構成 Frontend : 命令をL2キャッシュからフェッチし、命令をパックし、IDUに渡す。 IDU : 命令…

自己紹介 はじめまして、当ブログの筆者です。 仕事にて現役で論理回路設計に携わっています。 皆さんどうぞよろしくお願いします。 内容 本ブログでは主に以下の事柄を書こうと思います。 論理回路設計の基礎知識 ハードウェア記述言語(HDL：Hardware Description Language)について(Verilog HDL、VHDL) 論理回路設計に関わりの深い技術 備忘録 対象 本ブログは以下の読者を想定して書きます。 論理回路に興味があるが、勉強はしたことない全くの初心者 論理回路を勉強している学生 経験の浅い(1-3年目くらい)論理回路設計を仕事にするエンジニア

ハッカソン概要 2022年2月に3日間（アイデアソン1日、ハッカソン2日） 詳細は公式ブログがわかりやすいです→https://forxai.konicaminolta.com/blog/002 参加したきっかけ Athleticsの募集を見て知りました。 athletix.run AIを活用した製品における組み込みやIoTの知識を付けたかったため参加しました。（AI系のことやってるし、ガジェットも興味あるから気になるなあという感じ） またこういったイベントでオフラインでの参加経験がなく、対面開催に魅力を感じていました。 自分の専攻と技術要件の類似、開催地と居住地の一致、プラネタリウムに行った…

なんとなくYosysの使い方が分かってきたので、自作RISC-Vコアが合成できるのか試行してみようと思う。 まずは単純な部品から。以下のデザインが合成できるか確認してみる。 bus_or.sv module bit_or #( parameter WIDTH = 32, parameter WORDS = 4 ) ( input logic [WIDTH-1:0] i_data[WORDS], output logic [WIDTH-1:0] o_selected ); /* verilator lint_off UNOPTFLAT */ logic [WIDTH-1:0] w_selecte…