Verilog

29ブックマーク TopPage - Verilog HDL & FPGA FPGAボード（Spartan-3Eスタータキット，またはSpartan-3Aスタータキット）で動作するCPUをVerilog HDLで設計します．さらに，そのCPUをターゲットとするアセンブラとコンパイラも設計します．ソースコードはかなり簡潔に書かれており，コード量がかなり少ない（約250行程度）にもかかわらず，必要最低限の機能をもっ...

www.cs.hiroshima-u.ac.jp

28ブックマーク numpyやchainerでのベクトル、行列、テンソルの積関連演算まとめ - verilog書く人

23ブックマーク Verilog Simulator & FPGA &CPUのページ Veritakは、高速Verilog HDLシミュレータです。WindowsXP/Windows2000/Vista（32ビット/64ビット）/Windows7(32ビット/64ビット）の環境下で動作します。 LSI エンジニアによるプロフェッショナルLSIエンジニア為の設計ツールですが、FPGAの開発ツールとしてもご利用いただけます。フリーのWEB　Editionでもゲート規模...

japanese.sugawara-systems.com

21ブックマークソフトウェアの人がVerilogでジュリア集合を表示するまでに難儀したこと - Qiita

qiita.com

21ブックマーク chainerにコミットして学んだこと、学ばなきゃいけないと感じたこと - verilog書く人

21ブックマーク物体検出用の画像アノテーション正解データ生成に便利なツール - verilog書く人

Chidori Adachi, dashing on each thing•9ヶ月前

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電子回路わからん日記•8ヶ月前

積分器、微分器から学ぶ論理設計

ども。AUDIYです。（雑）先日、FPGAでの信号処理実装で必要になったので積分器と微分器をVerilogでコーディングしたのですが、これが色々とハマって奥が深かったので共有しておこうと思います。足し続ければイイんでしょ？引き続ければイイんでしょ？本題に入る前に、まずはコンピュータを用いた積分・微分（数値積分、数値微分）と解析学における積分・微分の違いを明確にしておく必要があります。 www-np.acs.i.kyoto-u.ac.jp 基本的には関数のx軸を一定区間ごとに区切り、区間ごとに出した長方形や台形の面積を足し合わせることで実現しています。コンピュータで面積を出す場合など精度…

#論理回路#FPGA#Verilog

Visual Studio Code で Verilog HDL を書いて Icarus Verilog でシミュレーションする

環境は Windows11です。やることまとめ Visual Studio Code （エディタ）をインストールする Visual Studio Code の拡張機能 Verilog-HDL/SystemVerilog/Bluespec SystemVerilog をインストールする Icarus Verilog （シミュレータ）と GTKWave（タイミングチャート描画ツール）をインストールするハローワールド的なテストをする参考【Icarus】Verilog開発環境構築【Visual Studio code】｜瓦家（Kawara-ya）｜note ↑が詳細です。この記事はクイックノー…

#Verilog HDL#Verilog#FPGA

#Verilog#Nand2tetris#デジタル回路#自作CPU#自作PC

48日目 ~実装！！CPU！！~

追記2:8/7にソースコードのミスを修正いたしました。追記:7/31にソースコードのミスを修正いたしました。こんにちは！今日はデジタル回路の話題で更新します！今回は！ついに！CPUの実装を行っていきます！このコンピュータ自作プロジェクトの中でも非常に大きな制御回路になります。そう、いわば、"頂き"みたいな(｀-ω-´)ｷﾘｯ✧ かなり大きな回路ブロックなだけあり、いつものように回路図を作るのがかなり面倒です。ｵｲｯ!!( ´Д｀)っ))Дﾟ)・∵. なので、参考になりそうな画像を引用させて頂きました。 CPUの実装参考元:architecture - What should happen…

#IT#Verilog#自作CPU#デジタル回路#自作PC

47日目 ~7segLEDデコーダ~

こんにちは！今日はデジタル回路の話題で更新します。今回は番外編ということで、CPUの出力などに使用する予定の7segLEDデコーダを設計していきます。デコーダとは、入力信号からデータを複合して例えば人がわかるような出力に変換するような回路のことを指します。この7segLEDデコーダは、渡された入力を7セグメントLEDへ出力する機能を持ちます。 7セグメントLED見ての通り、7セグメントLEDは数値を表示するための表示器です。これを繋ぐことで計算結果を表示することができます。このディスプレイは数値を表すための7つ(+右下のドットを表す1つ)のLEDでできています。これらの接続は、私の使用してい…

#デジタル回路#Nand2tetris#自作CPU#自作PC#Verilog

42日目 ~ALUの検証~

こんにちは！今日はデジタル回路の話題で更新します。今回は、ようやくALU(演算装置)の検証を行います。 ALUはCPUが様々な演算を行う要のデジタル回路です。過去記事からのつながり確か、設計自体は20日以上前にしたはずです。in-reality.hatenablog.com なんか次回には検証するとか言ってますね🙄 もうずいぶんと期間が開いてしまいましたが、案外検証までに手順があったためです。(サボってた方が多いよーな(;'∀'))前回テストベンチで検証した際には結構あっさりと実行していましたが、実はテストベンチを書く ALUの理論値を取得するという二つの作業が必要でした。そこで、前回…

#IT#デジタル回路#自作CPU#Verilog#自作PC

41日目 ~16bit伝播加算器~

こんにちは！今日はデジタル回路の話題で更新します。今回実装するのは、伝播加算器です。なんぞそれ？と思われた方もいらっしゃるかもしれませんが、これまで紹介してきた16bit云々のと同じで、ユニットを縦に繋げただけの意外と単純なものです。今回は、今実装している最中のCPUと同じ16bitの加算器を組み立てていきます。というのも、じつは加算器の16bitバージョンだけ作るのを忘れていたからですね(・ωそれで、繋げていくユニットについてですが、これは過去記事で実装した加算器たちを使用します。というか、最近テストベンチを書く時も紹介した子たちですね。 in-reality.hatenablog.com…

#技術#自作CPU#Nand2tetris#デジタル回路#Verilog

28日目 ~プログラムカウンタ~

こんにちは！今日はデジタル回路の話題で更新します。今回紹介するのは、プログラムカウンタ(略して、PC)です。 PCは、実行する命令のアドレスを指し示し、さらにそれを更新するための重要な順序回路になります。そんな回路なので、値を保持するDFFの周りに論理回路を組み合わせたものになります。要件は3つアドレスの保持アドレスの更新ジャンプ命令のためのアドレスロードプログラムカウンタこれにより、CPUは命令を得たり、サブルーチンへジャンプして所定の関数を実行したりができるようになります。それではこれをVerilogコードにしてみると... module PC ( input [15:0] …

#Verilog#自作CPU#Nand2tetris#自作PC

24日目 ~Register~

こんにちは！今日はデジタル回路の話題で更新します。今回は、19日目に更新した内容の続きで順序回路を作っていきます。その名も、Nbitレジスタです。レジスタは、前回紹介したDFFから作られる記憶素子の一つになります。(というか、前回の最後に紹介したDFF回路は1bitレジスタそのものですね) in-reality.hatenablog.com データ保持回路改め、1bitレジスタNbitと言っても、折角16bitのALUなどを設計してきたので、レジスタも16bitに統一しようと思います。複数bitのレジスタは、前回作ったモジュールを並列に並べればよいだけなので、以下のようなコードになります…

nao-milkの経験ブログ•2年前

FRAMにアクセス (協調シミュレーション編)

NIOSを含めたシミュレーションの実行になります。シミュレーション環境の構築方法とNiosのシミュレーション用コードの生成方法、及びシミュレーション波形を添付します。シミュレーション環境構築実行スクリプトファイル生成スクリプトファイルの修正 NIOSプログラムオプション設定コード生成シミュレーションの実行シミュレーション結果全体波形マスタモード Load ステータスリード Device ID及びSerial No確認データ書き換えメモリPARAMETERからFRAM I/Fへ転送 FRAM I/FからメモリPARAMETERへ転送割り込み動作比較結果最後に NIO…

#シミュレーション#nios#niosII#Verilog#ModelSim#quartus

ゆるい人生～•3日前

入門者向けVerilog HDL解説

Verilog HDLの概略を解説します。各項目については別記事で詳細を述べます。 1. Verilog HDLとは 2. モジュールと信号 3. 回路の記述 4. モジュール間の接続 5. シミュレーションと合成 1. Verilog HDLとは Verilog HDL（Hardware Description Language）は、デジタル回路の設計やシミュレーションを行うためのハードウェア記述言語です。ハードウェアの振る舞いを記述し、それを回路として合成やシミュレーションすることができます。 Verilog HDLは、デジタル回路の設計やハードウェアの動作を記述するために広く使用され…

Quasi - Log•10日前

きょうのよしなしごと

ChatGPT、Verilogも書いてくれた。— 高岡一馬 (@klmquasi) 2023年6月1日ほんとはSystemVerilog書いてってお願いしたんだけど、でてきたのはVerilogだった。まあ間違ってはないんだけど。— 高岡一馬 (@klmquasi) 2023年6月1日

FPGA開発日記•14日前

TenstorrentのオープンソースRISC-Vベクトルプロセッサ実装Ocelotを試す (9. 最新版にアップグレードして再試行)

github.com なんとなくチェックするとTenstorrentのRISC-V VectorコアOcelotのリビジョンがまた上がっていた。多少はテストベンチが通るようになっただろうか？ Chipyardのリビジョン: 2a9a844e1fbf4958cf10f69810a8febac065c100 Boomのリビジョン: a2cdc47b3bb52f4e433fdc3b4a0fd89e0233ec36 Condaによる環境を整えるためには、./build-setup.shを少し改造してFireSim/FireMartialをインストールしないようにした。 # # setup fires…

RISC-V Vector 1.0 をサポートするオープンソースCPU Araを試す (3. ベンチマークの実行)

github.com Araでベクトル化したmemcpyのベンチマークを実行したくて、いろいろ試行錯誤していたが、テストの追加方法が分かってきた。以下のテストプログラムを動かしたいとする。 void *memcpy_vec(void *dst, void *src, size_t n) { void *save = dst; // copy data byte by byte for (size_t vl; n > 0; n -= vl, src += vl, dst += vl) { vl = vsetvl_e8m8(n); vuint8m8_t vec_src = vle8_v_u8m8(…

RISC-V Vector 1.0 をサポートするオープンソースCPU Araを試す (1. ビルド方法の調査)

github.com AraはCVA6に対してベクトルユニットを追加したもの。RVV1.0をサポートする。 git clone https://github.com/pulp-platform/ara.git git submodule update --init --recursive ツールチェインのビルド。 # Build the LLVM toolchain make toolchain-llvm ビルド後のツールチェインは install/riscv-llvm に格納されるようだ。 Spikeのビルド。 # Build Spike make riscv-isa-sim ビルド後のSp…

べろメモ•1ヶ月前

Zybo Z7-10にLinuxを入れる

※完全に自分のメモ用です。説明を省略した部分が多いです。はじめに FPGAに触れる機会があり、Vivadoでの開発をそこそこやってみた。 Verilogに慣れてきたところで、Zybo Z7-10を弄ってみることにした、Zybo Z7-10はFPGAだけでなくCPUが搭載されており、ネットワークに接続して通信も可能。ここまで聞いてLinuxを入れないことがあるだろうか。いやない。(反語) いろいろ調べてみるとAMDデバイス用にLinuxディストリビューションが用意されていて、その名もPetaLinuxというらしい。今回の目標はPetaLinuxをZybo Z7-10上で動かしてみること。その…

LiteXによるSoC環境構築を試行する (13. LiteXのCPUバリアントの使い方)

現在、自作CPUのLiteX対応は、最も小さなコンフィグレーションをターゲットとしていたが、良く調べてみるとLiteXはCPUのコンフィグレーションを指定して合成が可能だ。例えば、VexRiscvの場合は以下のようなコンフィグレーションを指定することができる。 # Variants ----------------------------------------------------------------------------------------- CPU_VARIANTS = { "minimal": "VexRiscv_Min", "minimal+debug": "VexRi…

RISC-Vコアの検証インタフェースRVVIについて調べる (2. トレースインタフェースRVVI-TRACE)

RISC-Vコアの検証環境RVVIについて調査している。まずはDUTからのトレースデータの情報RVVI-TRACEについて調査する。実際のインタフェースは、当該GitHubのrvvi-trace.svに定義されている。 github.com これはVerilatorでも食えるのかな？このVerilogファイルからいろいろなものを読み解いていく。 RVVI-TRACEのインタフェースで定義されているパラメータパラメータ名説明 ILEN ビット単位の最大許容命令長。デフォルトではILEN=32だった。つまり32ビット長命令と16ビット長命令が受け入れ可能？ XLEN 最大許容汎用レジスタ…